摘要：提出了一種帶寬為1~32 MHz、以1 MHz為步進(jìn)的可調(diào)的連續(xù)時(shí)間Δ-Σ模數(shù)轉(zhuǎn)換器(ADC),并且在標(biāo)準(zhǔn)65 nm CMOS工藝下進(jìn)行了流片驗(yàn)證。設(shè)計(jì)采用傳統(tǒng)三階級(jí)聯(lián)反饋型(CRFB)結(jié)構(gòu),并基于圖形處理器單元(GPU)加速的連續(xù)時(shí)間Δ-ΣADC調(diào)制器系數(shù)設(shè)計(jì)方法針對(duì)系統(tǒng)系數(shù)進(jìn)行了優(yōu)化。設(shè)計(jì)在3組可調(diào)電阻、電容陣列的基礎(chǔ)上針對(duì)反饋電流數(shù)模轉(zhuǎn)換器(DAC)以及運(yùn)算放大器進(jìn)行了功耗可調(diào)設(shè)計(jì),從而實(shí)現(xiàn)了功耗、輸入帶寬的高度可調(diào)特性。仿真結(jié)果表明,Δ-ΣADC在30 MHz帶寬模式下能夠?qū)崿F(xiàn)81.36 dBc的無(wú)雜散動(dòng)態(tài)范圍(SFDR),在1~32 MHz的不同帶寬模式下能夠?qū)崿F(xiàn)80~85.9 dB的信噪失真比(SNDR)。整個(gè)接收系統(tǒng)的測(cè)試結(jié)果表明,在保證系統(tǒng)整體性能的情況下,在1,5,10,20和32 MHz帶寬模式下其功耗分別為33.7,45,48.9,77.1和101 mW。Δ-ΣADC的芯片面積為0.55 mm~2。