摘要:在65nm CMOS工藝條件下,設計了一種用于高速高精度流水線ADC的開關電容比較器。采用單電容結構,實現了比較結果的最小化傳輸延遲。利用正反饋電容將采樣網絡的實極點調制為復極點,以減小采樣傳輸延遲。用靜態鎖存器替代高速雙尾動態鎖存器,以適應正反饋的電容結構。數字驅動部分采用正反饋方式,以提升傳輸速度。Spectre仿真結果表明,在14位精度下,10GHz帶寬比較器的采樣網絡具有與20GHz帶寬MDAC的采樣網絡相同的傳輸延遲,從鎖存器開始鎖存到數字驅動輸出的總傳輸延遲小于50ps。
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